我們現在要重要分析一下SDRAM的時序與性能之間的關系它不在局限於芯片本身而是從整體的內存系統去分析這也是廣大DIYer所關心的 話題比如CL值對性能的影響有多大幾乎是每個內存論壇都會有討論今天我們就詳細探討一下其中的很多內容同樣適用於DDR與RDRAM這裡需要強調 一點對於內存系統整體而言一次內存訪問就是對一個頁的訪問這個頁的定義已經在解釋Full Page含義時講明了由於在PBank中每個芯片的尋址都是一樣的所以可以將頁訪問“濃縮”等效為對每芯片中指定行的訪問這樣可能比較好理解 但為了與官方標准統一在下文中會經常用頁來描述相關的內容請讀者注意理解
一影響性能的主要時序參數
所謂的影響性能是並不是指SDRAM的帶寬頻率與位寬固定後帶寬也就不可更改了但這是理想的情況在內存的工作周期內不可能總處於數據傳輸的狀態因為要有命令尋址等必要的過程但這些操作占用的時間越短內存工作的效率越高性能也就越好
非數據傳輸時間的主要組成部分就是各種延遲與潛伏期通過上文的講述大家應該很明顯看出有三個參數對內存的性能影響至關重要它們是tRCDCL和tRP每條正規的內存模組都會在標識上注明這三個參數值可見它們對性能的敏感性
以內存最主要的操作——讀取為例tRCD決定了行尋址（有效）至列尋址（讀/寫命令）之間的間隔CL決定了列尋址到數據進行真正被讀取所花 費的時間tRP則決定了相同LBank中不同工作行轉換的速度現在可以想象一下讀取時可能遇到的幾種情況（分析寫入操作時不用考慮CL即可）
要尋址的行與LBank是空閒的也就是說該LBank的所有行是關閉的此時可直接發送行有效命令數據讀取前的總耗時為tRCD+CL這種情況我們稱之為頁命中（PHPage Hit）
要尋址的行正好是前一個操作的工作行也就是說要尋址的行已經處於選通有效狀態此時可直接發送列尋址命令數據讀取前的總耗時僅為CL 這就是所謂的背靠背（Back to Back）尋址我們稱之為頁快速命中（PFHPage Fast Hit）或頁直接命中（PDHPage Direct Hit）
要尋址的行所在的LBank中已經有一個行處於活動狀態（未關閉）這種現象就被稱作尋址沖突此時就必須要進行預充電來關閉工作行再對新行發送行有效命令結果總耗時就是tRP+tRCD+CL這種情況我們稱之為頁錯失（PMPage Miss）
顯然PFH是最理想的尋址 情況PM則是最糟糕的尋址情況上述三種情況發生的機率各自簡稱為PHR——PH RatePFDR——PFH RatePMR——PM Rate因此系統設計人員（包括內存與北橋芯片）都盡量想提高PHR與PFHR同時減少PMR以達到提高內存工作效率的目的
二增加PHR的方法
顯然這與預充電管理策略有 著直接的關系目前有兩種方法來盡量提高PHR自動預充電技術就是其中之一它自動的在每次行操作之後進行預充電從而減少了日後對同一LBank不 同行尋址時發生沖突的可能性但是如果要在當前行工作完成後馬上打開同一LBank的另一行工作時仍然存在tRP的延遲怎麼辦？ 此時就需要LBank交錯預充電了
VIA的路交錯式內存控制就是在一個LBank工作時對下一個要工作的LBank進行預充電這樣預充電與數據的傳輸交錯執行當訪 問下一個LBank時tRP已過就可以直接進入行有效狀態了目前VIA聲稱可以跨PBank進行路內存交錯並以LRU算法進行預充電管 理
有關LBank交錯預充電（存取）的具體執行在本刊年第期已有詳細介紹這裡就不再重復了
LBank交錯自動預充電/讀取時序圖（可點擊放大）LBank 與LBank 實現了無間隔交錯讀取避免了tRP對性能的影響 三增加PFHR的方法
無論是自動預充電還是交錯工作的方法都無法消除tRCD所帶來的延遲要解決這個問題就要盡量讓一個工作行在進行預充電前盡可能多的接收多個工作命令以達到背靠背的效果此時就只剩下CL所造成的讀取延遲了（寫入時沒有延遲）
如何做到這一點呢？這就是北橋芯片的責任了在上文的時序圖中有一個參數tRAS（Active to Precharge Command行有效至預充電命令間隔周期）它有一個范圍對於PC標准一般是預充電命令至少要在行有效命令個時鐘周期之後發出最長間隔 視芯片而異（基本在ns左右）否則工作行的數據將有丟失的危險那麼這也就意味著一個工作行從有效（選通）開始可以有ns的 持續工作時間而不用進行預充電顯然只要北橋芯片不發出預充電（包括允許自動預充電）的命令行打開的狀態就會一直保持在此期間的對該行的任何讀寫操 作也就不會有tRCD的延遲可見如果北橋芯片在能同時打開的行（頁）越多那麼PFHR也就越大需要強調的是這裡的同時打開不是指對多行同時尋址 （那是不可能的）而是指多行同時處於選通狀態我們可以看到一些SDRAM芯片組的資料中會指出可以同時打開多少個頁的指標這可以說是決定其內存性能 的一個重要因素
Intel 芯片組MCH的資料其中表明它可以支持個頁面同時處於打開狀態
但 是可同時打開的頁數也是有限制的從SDRAM的尋址原理講同一LBank中不可能有兩個打開的行（SAMP只能為一行服務）這就限制了可同時 打開的頁面總數以SDRAM有個LBank北橋最多支持個PBank為例理論上最多只能有個頁面能同時處於打開的狀態而如果只有一個 PBank那麼就只剩下個頁面因為有幾個LBank才能有同時打開幾個行而互不干擾Intel 的MHC雖然可以支持個打開的頁面那也是指個PBank的情況下（MCH只支持個PBank）可見已經將同時打開頁數 發揮到了極致
不過同時打開頁數多了也對存取策略提出了一定的要求理論上要盡量多地使用已打開的頁來保證最短的延遲周期只有在數據不存在（讀取時） 或頁存滿了（寫入時）再考慮打開新的指定頁這也就是變向的連續讀/寫而打開新頁時就必須要關閉一個打開的頁如果此時打開的頁面已是北橋所支持的最大 值但還不到理論極限的話就需要一個替換策略一般都是用LRU算法來進行這與VIA的交錯控制大同小異
所謂的影響性能是並不是指SDRAM的帶寬頻率與位寬固定後帶寬也就不可更改了但這是理想的情況在內存的工作周期內不可能總處於數據傳輸的狀態因為要有命令尋址等必要的過程但這些操作占用的時間越短內存工作的效率越高性能也就越好
非數據傳輸時間的主要組成部分就是各種延遲與潛伏期通過上文的講述大家應該很明顯看出有三個參數對內存的性能影響至關重要它們是tRCDCL和tRP每條正規的內存模組都會在標識上注明這三個參數值可見它們對性能的敏感性
以內存最主要的操作——讀取為例tRCD決定了行尋址（有效）至列尋址（讀/寫命令）之間的間隔CL決定了列尋址到數據進行真正被讀取所花 費的時間tRP則決定了相同LBank中不同工作行轉換的速度現在可以想象一下讀取時可能遇到的幾種情況（分析寫入操作時不用考慮CL即可）
要尋址的行與LBank是空閒的也就是說該LBank的所有行是關閉的此時可直接發送行有效命令數據讀取前的總耗時為tRCD+CL這種情況我們稱之為頁命中（PHPage Hit）
要尋址的行正好是前一個操作的工作行也就是說要尋址的行已經處於選通有效狀態此時可直接發送列尋址命令數據讀取前的總耗時僅為CL 這就是所謂的背靠背（Back to Back）尋址我們稱之為頁快速命中（PFHPage Fast Hit）或頁直接命中（PDHPage Direct Hit）
要尋址的行所在的LBank中已經有一個行處於活動狀態（未關閉）這種現象就被稱作尋址沖突此時就必須要進行預充電來關閉工作行再對新行發送行有效命令結果總耗時就是tRP+tRCD+CL這種情況我們稱之為頁錯失（PMPage Miss）
顯然PFH是最理想的尋址情況PM則是最糟糕的尋址情況上述三種情況發生的機率各自簡稱為PHR——PH RatePFDR——PFH RatePMR——PM Rate因此系統設計人員（包括內存與北橋芯片）都盡量想提高PHR與PFHR同時減少PMR以達到提高內存工作效率的目的
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